λԔ��
��λ؟��
����λ�ṩ���P���I�I����Ӗ��ͨ�^��Ӗ�܉��������¹��������M�к��m�OӋ������
���б��^�����Ĕ����·��
��ϤVerilog/VHDLӲ�������Z�ԣ��쾚����FPGA�_�l�Լ����淽�����쾚ʹ��Xilinx ISE ��QuartusII��ModelSim���_�l���ߣ�
����FPGA���OӋ�_�l���̣��܉����M��FPGA���������оƬ�u���������x�Ͳ����FPGAϵ�y�OӋ��������߉�OӋ�����܄��֡����a�OӋ��������{ԇ������
��ϤFPGA�Ĺ̼��_�l������������߉�OӋ���r���OӋ���A���Д�����̖̎���OӋ���,���쾚ʹ��ͨ��I2C��UART��SPI�ȣ�
��ϤFPGA SOC�_�l����ϤXilinx soc�_�l���̺��_�l�h�����쾚ʹ�� Xilinx IP MicroBlaze Processor���쾚ʹ��Xilinx ƽ�_ISE��PlanAhead ��EDK���ߣ�XPS��SDK������Ethernet�����Ŀ�_�l��
���OӋ�ęn�����P���g�Y�ϣ���������FPGA�OӋ�ęn���yԇ�ęn�cʹ���ęn�ȣ�
��ϤXilinx��Altera�ȹ�˾�����������д�Ҏģ��߉�_�l��
�f��ϵ�y�����{ԇ��
��λҪ��
�������όW�v�������Ϣ�^�̌Wʿ����ӵ����P���I��3���������P�������
Ӣ�Zˮƽ���ã����쾚��xӢ�ļ��g�Y�ϣ�
���ҵľ��I�����c؟�θУ��܉���܉�������������������
���õ��I���أ����¡����ġ�֔����̤�������أ�
�����^�����·���������Լ�һ�����Z�Ա��_����ͨ�f�{����������
���ȗl����
��ӹ��̌W�Wʿ����ӹ��̌W�����P���I�Tʿ���όW�v��
��ͨ���_�������������쾚���ęn����������
�܉��ṩ���|������ʽ���OӋ�u������
5�꼰���ϵ����P�����OӋ��
���@�������ի@��
��1�����c�ИI�ȃ���ƌW�ҡ����I��ţ���£�
��2�����W���������I�I��ĿƌW���g��
��3������˾����ȫ�T�ֹɣ����ļ��g�Ǹɹə�Ӌ����
��4�����������S���ĸ����ƶȣ�
��5����ȫ�����C����ҕҰ��
�҂���������Z ���� ���� ���� �Y��
�����҂����c�I�ȼ��g��ţ���£����L���ИI��Ӣ��
�҂��ڴ��c��һ��̽��ˮ�I��ǰ�ؿƼ���
ϵ�ҕr��Ո�f�������^��Ƹ�W�Ͽ����ģ��x�x��
���v�ع��ʔU�� 18 ����HR�������s