λԔ��
��λ؟��
����λ�ṩ���P(gu��n)���I(y��)�I��?q��)�����Ӗ��ͨ�^��Ӗ�܉��������¹��������M�к��m(x��)�OӋ������
���б��^�����Ĕ�(sh��)���·��(j��ng)
��ϤVerilog/VHDLӲ�������Z�ԣ��쾚����FPGA�_�l(f��)�Լ����淽�����쾚ʹ��Xilinx ISE ��QuartusII��ModelSim���_�l(f��)���ߣ�
����FPGA���OӋ�_�l(f��)���̣��܉����M��FPGA���������оƬ�u���������x�Ͳ����FPGAϵ�y(t��ng)�OӋ��������߉�OӋ�����܄��֡����a�OӋ��������{(di��o)ԇ������
��ϤFPGA�Ĺ̼��_�l(f��)������������߉�OӋ���r���OӋ���A���Д�(sh��)����̖̎���OӋ��(j��ng)�,���쾚ʹ��ͨ��I2C��UART��SPI�ȣ�
��ϤFPGA SOC�_�l(f��)����ϤXilinx soc�_�l(f��)���̺��_�l(f��)�h(hu��n)�����쾚ʹ�� Xilinx IP MicroBlaze Processor���쾚ʹ��Xilinx ƽ�_ISE��PlanAhead ��EDK���ߣ�XPS��SDK������Ethernet�����Ŀ�_�l(f��)��(j��ng)
���OӋ�ęn�����P(gu��n)���g(sh��)�Y�ϣ���������FPGA�OӋ�ęn���yԇ�ęn�cʹ���ęn�ȣ�
��ϤXilinx��Altera�ȹ�˾�����������д�Ҏ(gu��)ģ��߉�_�l(f��)��(j��ng)
�f(xi��)��ϵ�y(t��ng)�����{(di��o)ԇ��
��λҪ��
�������όW�v�������Ϣ�^�̌Wʿ����ӵ����P(gu��n)���I(y��)��3���������P(gu��n)������(j��ng)�
Ӣ�Zˮƽ���ã����쾚��xӢ�ļ��g(sh��)�Y�ϣ�
���ҵľ��I(y��)�����c؟�θУ��܉���܉�����������(zh��)��������
���õ��I(y��)���أ����¡����ġ�֔����̤������(w��n)�أ�
�����^�����·���������Լ�һ�����Z�Ա��_����ͨ�f(xi��)�{(di��o)����������
��(y��u)�ȗl����
��ӹ��̌W�Wʿ����ӹ��̌W�����P(gu��n)���I(y��)�Tʿ���όW�v��
��ͨ���_�������������쾚���ęn����������
�܉��ṩ���|(zh��)������ʽ���OӋ�u������
5�꼰���ϵ����P(gu��n)�����OӋ��(j��ng)
���@�������ի@��
��1�����c�ИI(y��)��(n��i)��(y��u)��ƌW�ҡ����I(y��)��ţ���£�
��2�����W���������I(y��)�I��ĿƌW���g(sh��)��
��3������˾����ȫ�T�ֹɣ����ļ��g(sh��)�Ǹɹə�(qu��n)Ӌ����
��4������(y��u)�����S���ĸ����ƶȣ�
��5����ȫ�����C����ҕҰ��
�҂���������Z ���� ��(chu��ng)�� ���� �Y(ji��)��
�����҂����c�I(y��)��(n��i)���g(sh��)��ţ���£����L���ИI(y��)��Ӣ��
�҂��ڴ��c��һ��̽��ˮ�I��ǰ�ؿƼ���
(li��n)ϵ�ҕr��Ո�f�������^��Ƹ�W(w��ng)�Ͽ����ģ��x�x��
���v�ع��ʔU�� 18 ����HR�������s